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最新评论

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大家写上位机软件都是什么语言
本人嵌入式软件工程师，在写下位机的时候，往往都需要写Windows端口的上位机软件，用于测试和生产，我是在一年前使用的C#，因为上手容易，但是我看论坛中好多的都是用C++写的，我就想问，现在我有点想转...

caocao 发布于2017-11-14 ；最后评论2018-11-19
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数字地与模拟地的区别，很有意思的解释哦
其实本质是对的，就是数字地，模拟地都是地，并不是他们俩头上长角，十分的怪异，要明白为什么要分开，先听我说一个故事我们公司所在的商务楼共有3楼，2楼是搞模拟的，3楼是做数字的，整幢楼只...

kelaodun1 发布于2017-11-10 ；最后评论2017-11-10
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开关电源设计中的接地的重要性
在电源设计中，安全往往是第一位的，在开关电源中也是如此，接地能够保护使用者的人身安全，并且确保电力设备的正常运行，那么在开关电源中合适的接地方式是什么?常见的接地符号又有哪些呢?本文就将对开关电源...

aloman 发布于2017-11-10 ；最后评论2017-11-10开关电源电源设计

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C6748处理整型数据的库使用问题
大家好，最近在使用C6748做CCD测试的项目，其中有几步是对于整型像素点进行处理的操作。我看C6748所使用的LIB库都为浮点型的，如果我想使用的话还要把初始的整型数据先转化为浮点型数据才能带入库函...

wanadoo 发布于2018-09-07 ；最后评论2018-09-07

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AD8346输入交流信号隔离的问题
使用类似AD8346的RMS to DC芯片检测交流信号电压有效值芯片，若被测信号接大地，是否需要对被测信号做隔离，若需要的话，怎样做才合适呢，谢谢！

ptppte 发布于2018-07-25 ；最后评论2018-07-25Cortex-A

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请教关于AXI Memory Mapped to PCIe中DMA传输的问题，既AXI:BARS作用
问题的具体描述是这样的，关于X家的FPGA芯片，我用的是XC7Z100的片子，但是在做PCIe传输的时候遇到了一些问题，想请教下论坛里的大神，开发环境选择的是Vivado2016.4。根据Viva...

EverHuang 发布于2018-07-01 ；最后评论2018-07-01ALTERA Arria

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关于EP4CE系列LVDS配置的问题
项目中的采集方案为EP4C10+AD7626，AD7626输出单路的串行差分信号，串行输出速率为200mhz。AD为4组差分信号，分别是AD_CLK,AD_DCO,AD_CNV,AD_DATA。该FP...

clever 发布于2017-09-25 ；最后评论2017-09-25ALTERA Cyclone

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和niosii内核进行数据交互，哪种方法最好？
和nios内核进行数据交互，比如adc数据，20MHZ的频率，内部nios大概一百多兆，用哪种方法比较合适？ 1，fifo 2，PIO 3，avalon-mm 要求可靠，高效，实时性高。多谢

SHINKO 发布于2017-09-10 ；最后评论2017-09-10Nios

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FPGA驱动的红外传感器，如何通过DM8127创建chain，并从串口输出
目前设计的板子是DM8127+FPGA，红外传感器由FPGA驱动，FPGA将红外传感器数据放在SDRAM中，指标为60 frame/s，320pixel*256pixel，现在想请教两个问题：1）...

clever 发布于2017-09-03 ；最后评论2017-09-03ALTERA Cyclone

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谁给我编写这段verilog代码
我只会AHDL语言，但是编写的程序有致命缺陷，没人指点不知错在哪里，没法继续下去，只好用其它语言重写，无奈verilog看不懂，因此找人编写个样板，注释越多越好，我照葫芦画瓢，完成我的设计，内容如下：...

altera 发布于2017-08-01 ；最后评论2017-08-01ALTERA MAX

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AD9446ECL电平时钟接口电路
FPGA产生LVDS时钟信号 => 经MC100LVEL16D（On Semiconductor）转为ECL电平 => AD9446时钟接口。下图为原理图设计。但是这么转换之后...

aloman 发布于2017-08-01 ；最后评论2017-08-01ALTERA Arria

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谁指出附AHDL语言程序问题我出100块钱的饭钱。
本程序是EPM240的液晶驱动程序，能实现CPU写入液晶显示，但是现在只改变部分引脚的逻辑，如CS1、CS2是专门输出测试信号的引脚，如果它们改输出别的信号如FRV或LIV，就是CS1=LIV或CS1...

vodafone 发布于2017-07-31 ；最后评论2017-07-31ALTERA Arria

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ALTERA FPGA 电源设计
最近需要为altera cycloneIV芯片设计电源，在选取内核供电电源（1.2V ,5A-6A）时，看到TI的官网**了几种类型的电源芯片参考，如下图所示： LDO的芯片由于输出...

gmailcom 发布于2017-07-26 ；最后评论2017-07-26ALTERA Arria

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cyclone v altlvds_rx如何使用？
大家：最近我在使用cyclone v e系列fpga完成ccd信号采集。这里altlvds_rx ip核比以前使用cyclone iv 多了rx_enable引脚(使用external PLL)。查看...

newwave 发布于2017-07-22 ；最后评论2017-07-22ALTERA Cyclone

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M4与FPGA通信接口：QSPI是否可行？
讨论：M4与FPGA高速通信接口：QSPI是否可行？现在很多M4都支持QSPI Flash接口，像NXP的LP**088，QSPI 接口能达到60MB/S , 这速度比总线速率还快，或者即使达不到总...

expediters 发布于2017-07-12 ；最后评论2017-07-12ALTERA Arria

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FPGA读写AD5755-1异常
AD5755-1芯片采用FPGA驱动，发现读写SPI端口异常，具体情况如下： 1.采用25MHz的SCK读写SPI端口，AD5755-1的SDO无数据输出；和数据手册给出的最快时钟30MHz...

MOLEX1 发布于2017-04-07 ；最后评论2017-04-07ALTERA Cyclone

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有没有MIPI CSI转LVDS或者RGB 并行信号给FPGA口的接口芯片
现在的高清传感器都是MIPI接口的，但是FPGA都不能接收MIPI的信号，有没有MIPI转LVDS RGB或者并行的信号的接口芯片，高速的，便于FPGA接收处理

gmailcom 发布于2017-03-24 ；最后评论2018-04-24ALTERA Arria

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ESP8266 MAC地址怎样通过AT指今查找
如题，在使用ESP8266 ,现在想用于产品中，用ESP8266作为它的唯一地址，但资料中没看到怎样读取。

gmailcom 发布于2017-03-03 ；最后评论2017-03-03ALTERA Stratix

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说verilog像c的不要再误导人了
编辑补充: 此贴的原意是，很多初学FPGA的人会纠结学VHDL还是verilog，这时就有人建议学verilog，而理由是verilog像C 比较容易学，甚至一些书本也是这么说的。本人不赞同这种理由。...

selectro 发布于2017-02-26 ；最后评论2017-02-26ALTERA MAX

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关于使用FPGA+ADDI7004时的电源和地平面分割的问题
我的设计中使用了一片FPGA和1片ADDI7004，为了减少数字电路对模拟电路的噪声干扰，FPGA和ADDI7004单独供电，FPGA采用LTM4644供电，ADDI7004采用两片线性电源LT1...

standard 发布于2017-02-19 ；最后评论2017-02-19ALTERA Cyclone

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FPGA+SDRAM驱动LVDS液晶屏问题
项目用到海思Hi3518驱动7寸LVDS液晶屏，分辨率1280*720P，这样下来海思速度就不够了。目前我想到的方案是:FPGA+SDRAM驱动，3518 RGB输出到FPGA，FPGA读取后RGB...

amphenol 发布于2017-02-18 ；最后评论2017-02-18ALTERA Cyclone

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英特尔 FPGA 面向 OpenCL 的 SDK2
使用面向开放计算语言 (OpenCL?) 的英特尔®FPGA SDK，用户可以抽象出传统的硬件 FPGA 开发流程，采用更快、更高层面的软件开发流程。在基于 x86 的主机上迅速完成 Op...

newwave 发布于2017-01-15 ；最后评论2017-01-15ALTERA Stratix

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有偿求助AD9364完整FPGA配置/日报酬700RMB
目前正在使用AD9364进行课题开发，已有配置字生成软件，已有一套自己开发的FPGA配置程序，使用基带数据直接进行射频IQ调制，发送频点1300MHz！做类似CDMA系统，一收一发无问题，多发一收在接...

12juno 发布于2016-12-13 ；最后评论2016-12-13ALTERA Cyclone

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请问有ADF4159初始化的verilog参考程序吗？
目前用FPGA来控制ADF4159,似乎初始化值没有写进去呢，谢谢了

caocao 发布于2016-10-29 ；最后评论2016-10-29ALTERA Stratix

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异步FIFO的FPGA实现
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单....... 一、FIFO简介 ...

EverHuang 发布于2016-10-26 ；最后评论2016-10-26ALTERA MAX FIFO

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signaltap采样时钟的问题
假设系统主时钟是50MHz，现在有一个周期的标志信号请问signaltap中用这个主时钟作为采样时钟，能否捕获这个标志信号？

microsemi 发布于2016-10-04 ；最后评论2016-10-04Quartus II

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cyclone4 的关于LVPECL连接
文档上“The LVPECL I/O standard is only supported on dedicated clock input pins” 这句话的意思是不是LVPECL只能接到时钟引脚...

microsemi 发布于2016-09-27 ；最后评论2016-09-27ALTERA Cyclone

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FPGA编程AD9954产生正弦波形
FPGA怎样对AD9954编程,尤其是对时序的编写

stelec 发布于2016-09-19 ；最后评论2016-09-19ALTERA Arria

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求助！如何用JTAG为C3LS200恢复出厂！！！
FPGA采用AS配置模式，JTAG烧写Flash后就无法连接，看到资料里有JTAG恢复器件出厂功能（FACTORY）请问如何恢复？感谢感谢！！！

varitec 发布于2016-09-12 ；最后评论2016-09-12ALTERA Cyclone

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基带可编程滤波器的带宽
为什么AD的基带可编程低通滤波器的带宽没有低至几kHz的？以后会不会推出相关的产品呢？AD9361的基带滤波器最低也只到200kHz，一些窄带信号的应用对临道有要求，目前的芯片还不能满足。

stelec 发布于2016-09-08 ；最后评论2016-09-08ALTERA MAX

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cyclone4 的关于LVPECL连接
文档上“The LVPECL I/O standard is only supported on dedicated clock input pins” 这句话的意思是不是LVPECL只能接到时钟引脚...

amphenol 发布于2016-09-01 ；最后评论2016-09-01ALTERA Cyclone

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问一个ALTERA EP3C10读取SRAM数据问题
自己做了一个电路板，刚开始芯片采用的是EP3C5F256I7N，存储器采用的是ISSI IS61WV3 0488BLL，采用VHDL语言写好后能够正确往里写数据，同时从该存储器里读取的数据也是正 ...

1bimex 发布于2016-09-01 ；最后评论2016-09-01ALTERA Cyclone

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cyclone4 的关于LVPECL连接
文档上“The LVPECL I/O standard is only supported on dedicated clock input pins” 这句话的意思是不是LVPECL只能接到时钟引脚...

newwave 发布于2016-08-24 ；最后评论2016-08-24ALTERA Cyclone