我的购物车(0)
"Verilog"相关搜索
搜索“Verilog”相关结果为198条,每页最多显示10条结果 当前第1页,共20页;
AD7768的reset引脚和程序读取问题
http://bbs.gelecn.com/asks/detail/34198 2018-07-13
我在使用AD7768的时候,使用的是引脚控制模式,其中reset引脚只有皮在接3.3电源时候,dclk和drdy波形才正常,用fpga无法将reset拉高,悬空时候也是低电平的,想问一下是怎么回事。问一下有AD7768读取数据的verilog代码么,我的代码始终读不对数据,通道号也是错的。
AD的下变频和复数混频模块后是否有零频干扰?是否影响SFDR
http://bbs.gelecn.com/asks/detail/32826 2018-06-12
AD9625或者AD9680之类的高速ADC本身自带NCO和混频功能以及DDC,这些功能使用的时候是否会带来像ZERO-IF的直流偏置影响?我同事在用verilog自己做复数下变频和复数混频仿真的时候是观察到有零频干扰的,不知道ADI的ADC芯片自带的混频功能是否会引入零频干扰,如果有干扰,这个对SFDR或者SNR影响到什么程度?另外咨询下有没有低速率的带DDC功能的ADC。
AD9854 ASK矩形输出不正确
http://bbs.gelecn.com/asks/detail/33209 2018-06-12
bsp; 给你发的程序UD_CLK都是外部更新的,内部更新的程序我也做了,效果和这个一样。       我们是用FPGA配置的,代码使用verilog实现。       麻烦看哈我是那个寄存器配置的有问题或者那不对,非常感谢。。。。谢谢。。   always @(
请问有ADF4159初始化的verilog参考程序吗?
http://bbs.gelecn.com/asks/detail/30937 2017-12-09
关于HMC832 RF输出控制问题
http://bbs.gelecn.com/asks/detail/29882 2017-10-24
// Verilog HDL程序 /////“24'hXXXXXX”是数据,16进制显示;“5'hXX”是寄存器地址,16进制显示;3'b000是器件ID,二进制显示    5'd1:data={24'h000000,5'h00,3'b000};//soft rst   5'd2:data={24'h000002,5'h01,3'b000};
请问有ADF4159初始化的verilog参考程序吗?
http://bbs.gelecn.com/asks/detail/29713 2017-10-17
谁给我编写这段verilog代码
http://bbs.gelecn.com/asks/detail/27934 2017-08-01
我只会AHDL语言,但是编写的程序有致命缺陷,没人指点不知错在哪里,没法继续下去,只好用其它语言重写,无奈verilog看不懂,因此找人编写个样板,注释越多越好,我照葫芦画瓢,完成我的设计,内容如下: 一个非门构成晶振电路,该晶振电路频时钟三分频得时钟A。时钟A输出。 一个计数器F,时钟为A,在第十、二十、三十、四十时钟时输出脉冲B、C、D、E,计数到100时输出脉冲P与时钟A相或(这时计数器时
谁指出附AHDL语言程序问题我出100块钱的饭钱。
http://bbs.gelecn.com/asks/detail/27909 2017-07-31
试信号的引脚,如果它们改输出别的信号如FRV或LIV,就是CS1=LIV或CS1=FRV等信号液晶黑屏,直接导致我没法调试。 AHDL我能看懂,能用AHDL就用AHDL,实在不行就找人吃顿饭用verilog HDL写。 SUBDESIGN CPLD (    WR,RD,ALE,A[15..8],K4        &nbs
ADV212 FPGA例程
http://bbs.gelecn.com/asks/detail/25923 2017-05-08
您好,我准备使用Virtex-5的FPGA控制ADV212实现压缩和解压图像,在ADV212的资料里找到了控制ADV212的C语言程序,请问有没有Verilog语言的参考程序
AD9364配置为CMOS模式无法正常读到RX数据
http://bbs.gelecn.com/asks/detail/24768 2017-03-20
我利用纯verilog根据AD9361_Evaluation_Software生成的脚本对AD9364进行寄存器配置, 其中选择了LTE 10M, 收发为CMOS FDD DUAL-PORT模式,ENSM控制为PIN,LEVEL方式, 因此我在代码中对寄存器配置完成后,拉高了ENABLE引脚电平,此时可以收到RX_FRAME信号, 且频率与DATA_CLK一致,说明是正常的
AD9364配置为CMOS模式无法正常读到RX数据
http://bbs.gelecn.com/asks/detail/24760 2017-03-19
我利用纯verilog根据AD9361_Evaluation_Software生成的脚本对AD9364进行寄存器配置, 其中选择了LTE 10M, 收发为CMOS FDD DUAL-PORT模式,ENSM控制为PIN,LEVEL方式, 因此我在代码中对寄存器配置完成后,拉高了ENABLE引脚电平,此时可以收到RX_FRAME信号, 且频率与DATA_CLK一致,说明是正常的
请问有ADF4159初始化的verilog参考程序吗?
http://bbs.gelecn.com/asks/detail/24555 2017-03-09
verilog像c的 不要再误导人了
http://bbs.gelecn.com/asks/detail/24329 2017-02-26
障碍 两种语言非常相似,然後慢慢的习惯了用verilog。 很多人都会纠结是学VHDL还是verilog。个人建议是学verilog,理由是 "verilog像C 易学" 这绝对是不可能的。 建议学verilog的理由是 现在verilog的资料比较多。如果是10前就是VHDL的资料比较多(某前辈说的) 总结: 1. verilog不像C。verilog、VHDL是硬件描述语言,C是软件编程语言
请问有ADF4159初始化的verilog参考程序吗?
http://bbs.gelecn.com/asks/detail/21890 2016-10-29
请教关于ADIS16227数据读取的问题
http://bbs.gelecn.com/asks/detail/20489 2016-08-28
;     请问ADIS16227如何用FPGA进行三轴加表数据的读取?       我直接写入X_BUFF、Y_BUFF、Z_BUFF相应的地址,输出的是默认值0x8000。请问我该如何用Verilog语言对器件进行初始化,才能顺利读出三个轴的加表数据呢?能否能告诉我详细的操作步骤,万分感谢!!!
AD9361无发射信号
http://bbs.gelecn.com/asks/detail/20057 2016-08-10
我在用zedboard和FMCOMMS3进行ad9361的开发,使用官方提供的基于ARM的程序没有问题。 现在我想用纯verilog hdl(没有用ARM)通过SPI对ad9361的寄存器进行了配置,具体配置寄存器的值在附件中   通过过程中回读寄存器可以看到 : 0x05E==8‘h80 (BBPLL 锁定) 0x244==8’hA9 (RX CP校
关于AD7606采样数据出现相同的情况
http://bbs.gelecn.com/asks/detail/18487 2016-06-12
verilog编写的AD7606驱动代码,但是转换后的数据存在连续两个或三个相同的情况,采样的是±3v,20hz的三角波信号
请求使用过ADS7885模数转化芯片的专家指导
http://bbs.gelecn.com/asks/detail/18182 2016-05-25
使用ADS7885EVM板在Quartusii9.0环境下使用Verilog语言开发。使用其进行采样数据偏差较大,对直流电采样有较大偏差,而且采样区间正负电压都有比较奇怪,在仔细阅读使用说明后并没有解决采样噪声过大的问题,本人在做毕业设计,请求专家指导
请求使用过ADS7885模数转化芯片的专家指导
http://bbs.gelecn.com/asks/detail/18164 2016-05-24
使用ADS7885EVM板在Quartusii9.0环境下使用Verilog语言开发。使用其进行采样数据偏差较大,对直流电采样有较大偏差,而且采样区间正负电压都有比较奇怪,在仔细阅读使用说明后并没有解决采样噪声过大的问题,本人在做毕业设计,请求专家指导
Synopsys以本地环境重新定义电路仿真
http://www.gelecn.com/info/detail/10623.html 2016-05-19
关于我们 | 联系我们 | 网站申明 | 意见和投诉 | 帮助中心沪ICP备:1222315