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搜索“VIVADO”相关结果为180条,每页最多显示10条结果 当前第1页,共18页;
K7 FPGA的GTX与V5 FPGA的GTP之间通信问题
http://bbs.gelecn.com/asks/detail/34613 2018-08-06
送如下数据 AB_CD_EF_GH_IJ_KL...,那么GTX侧接收到的数据是什么样子的? 是BADC_HGFE_KLJI的顺序吗? 3,关于这二者通信的仿真,GTX使用Vivado开发,GTP之前是使用ISE进行的开发。 现在这种情况下,怎样进行二者的通信仿真呢?   麻烦解答一下,辛苦了!   以上  
ZYNQ开发在VIVADO内更改硬件配置如何同步至SDK
http://bbs.gelecn.com/asks/detail/34180 2018-07-11
请教关于AXI Memory Mapped to PCIe中DMA传输的问题,既AXI:BARS作用
http://bbs.gelecn.com/asks/detail/34039 2018-07-01
做到不写一行代码的方式,实现PCIe的数据传输,通过添加 AXI Memory Mapped to PCI Express,然后再添加BRAM Controller,然后再添加一个单口RAM,在Vivado中点一下自动连接,生成接口,约束下时钟和复位信号,生成比特流文件,下载到板子上就可以发现新设备。然后在上位机上使用WinDriver生成驱动,就可以实现对RAM的读写。我对这种方案的理解是思路简
关于ZYNQ Linux中断驱动的问题
http://bbs.gelecn.com/asks/detail/33482 2018-06-12
的Microzed   系统:petalinux   目标:编写Linux中断驱动来监测开发板的普通IO输出   工程描述:我在vivado中将一个IP的普通输出脚接入中断控制器(GIC),并且在SDK裸机程序中测试可行,验证了该中断号为63(和手册里一致,PL中断从61开始,在我的工程中61,62为DMA的发送和接收中断,63为普
关于vivado建立AD9361配置工程的问题
http://bbs.gelecn.com/asks/detail/29392 2017-10-04
我采用的是vivado2014.2版本,使用的是下面这个代码例程。 在建立zedbord开发板例程过程中没有问题,也能通过在硬件上的测试。但是在建立基于KC705工程的时候vivado工具总是在运行system_project.tcl之后一段时间总是弹出out of memory 错误。但是改用vivado2013.4版本使用相应的hdl_2014_r1则不存在问题,请问viva
vivado 版本更新后 PCIE IP内部 出现timing warning
http://bbs.gelecn.com/asks/detail/28259 2017-08-14
我的工程中的pcie ip的wrapper是通过example更改的。以前使用 vivado 2015.2 工程整体都没有问题。 然而,在更新版本后(vivado 2016.4,ip都upgrade),出现了时序问题。 仔细对比了2015.2与2016.4的example design。rtl和xdc没有任何不同。   时序问题出在 pipe_use
关于AD9361的HDL reference design添加IP的问题
http://bbs.gelecn.com/asks/detail/26553 2017-06-08
我想直接使用Xilinx的IP核,但是vivado建立的IP核(比如FIR滤波器)没有发现.v文件...generate之后的文件上面的文章里只说了不推荐使用,但是没有提到具体该怎么使用...希望各位工程师能够给予指导,谢谢。
vivado 2016.1 implement过程LUT被优化掉的问题。
http://bbs.gelecn.com/asks/detail/22079 2016-11-05
直指嵌入式视觉和工业物联网等应用, Xilinx 全线扩充成本优化型产品系列
http://bbs.gelecn.com/blog/u/1098/detail/340 2016-10-04
述增强型成本优化的产品系列,将得到即将推出的Vivado® Design Suite 2016.3 (面向以IP 和系统为中心的设计和实现)以及赛灵思 SDx? 软件定义设计环境的支持,可以同时助力软件和硬件开发人员满足成本敏感型市场严格的设计进度要求。免费的Vivado  Design Suite WebPACK? 版本、Vivado Design和System版本,都可以支持
Spartan-7 六大成员公开, 想知道他们都是谁吗?
http://bbs.gelecn.com/blog/u/25/detail/341 2016-10-04
的故事也是 Vivado Design Suite 的故事— 而且这是故事的一大章节。 因为在开发Spartan-7器件相关设计时,Vivado Design Suite 2016.3 版本,包括 Vivado HLS 均可提供支持,也包括免费的 Vivado Design Suite WebPACK 版本. (Vivado HLS 支持你用&n
直指嵌入式视觉和工业物联网等应用, Xilinx 全线扩充成本优化型产品系列
http://bbs.gelecn.com/asks/detail/21205 2016-09-28
述增强型成本优化的产品系列,将得到即将推出的Vivado® Design Suite 2016.3 (面向以IP 和系统为中心的设计和实现)以及赛灵思 SDx? 软件定义设计环境的支持,可以同时助力软件和硬件开发人员满足成本敏感型市场严格的设计进度要求。免费的Vivado  Design Suite WebPACK? 版本、Vivado Design和System版本,都可以支持
pcb上zynq ps ddr3 的地址线顺序全部弄反了有软件解决方法吗
http://bbs.gelecn.com/asks/detail/21109 2016-09-24
试需要给板子重新上电。 想问问大家,这个错误有软件解决方法吗,或者有没有什么别的任何建议     1. 错误的原理图   2. vivado的ps ddr3配置 3. 测试代码 4. 读写dram连续地址(20,1的地方就是ps跑飞了的位置) 5. 读写dram固定地址 &nb
XCKU060 与ADC接口的问题
http://bbs.gelecn.com/asks/detail/20642 2016-09-03
echnical-documentation/data-sheets/AD9258.pdf page 11 Figure 4   现在使用ultrascale器件,在vivado里面看不到有这样一个wizard,只有一个high speed selectIO wizard,试了一下无法配置成我所需要的功能,这个怎么设计呢?   以前的接口代码看了一
怎么在64bit CentOS里使用Xilinx SDK
http://bbs.gelecn.com/asks/detail/19272 2016-07-12
7.x86_64。这时需要先单独安装libstdc++等库。执行命令Yum install libstdc++等即可。   在CentOS下,可能找不到器件。请运行<Vivado Install Dir>/data/xicom/cable_drivers/lin64/install_script/install_drivers/install_drivers下的脚
zedboard linux下执行elf应用提示illeg?al instruction
http://bbs.gelecn.com/asks/detail/18963 2016-06-30
如题,在zedboard板子上烧了个linux系统 之前用VIVADO和SDK编了个ARM控制FPGA的简单流水灯程序,elf文件在zedboard上裸跑是没问题的,但是在嵌入linux后执行ELF文件就提示illegal instruction,无法执行,请问是还需要什么其他的步骤吗?还是SDK生成的执行文件还需要交叉编译什么的,这块不太懂,求大神帮助~
赛灵思发布今后10年以IP和系统为中心的Vivado设计套件
http://www.gelecn.com/info/detail/198.html 2016-05-19
赛灵思(Xilinx)4月25日在北京的媒体见面会上发布了以IP和系统为中心的设计套件Vivado。据称,其目的是加速未来10年“全部可编程(All Programmable)”器件的设计。   Vivado设计套件是基于共享的可扩展数据模型和通用调试环境的集成设计环境和系统到IC级的工具,也是基于AMBA AXI4互联标准、IP-XACT IP封
赛灵思发布Vivado设计套件2012.3将生产力提升数倍
http://www.gelecn.com/info/detail/568.html 2016-05-19
2012年10月24日, 中国北京 &mdash; all programmable技术和器件的全球领先企业赛灵思公司(xilinx, inc. (nasdaq:xlnx) )今天宣布推出vivado&trade;设计套件2012.3版本,首次为在多核处理器工作站上运行该工具的客户提供全新的增强功能,大幅提升生产力,同时,还为加速设计实现提
使用 Vivado IP Integrator 进行设计
http://www.gelecn.com/info/detail/1354.html 2016-05-19
了解如何使用 Vivado IP Integrator 快速将 Zynq 处理器连接至可编程架构。通过使用内置开发板可识别的设计规则检查和设计自动化,Vivado 可大幅提升用户生产力。vivado/designing-with-vivado-ip-inte
Xilinx拥有ASIC级架构和ASIC增强型 UltraScale 问世
http://www.gelecn.com/info/detail/1372.html 2016-05-19
All Programmable FPGA、SoC和3D IC的全球领先企业赛灵思公司 (Xilinx, Inc. (NASDAQ:XLNX) )今天宣布推出其20nm All Programmable UltraScale?产品系列,并提供相关产品技术文档和Vivado?设计套件支持。继2013年11月初发货业界首款20nm芯片后,赛灵思继续积极
Xilinx发布Vivado2014.3、SDK及最新UltraFast提升Zynq SoC生产力
http://www.gelecn.com/info/detail/3292.html 2016-05-19
All Programmable 技术和器件的全球领先企业赛灵思公司(Xilinx, Inc.)日前宣布推出可编程行业唯一 SoC 增强型设计套件Vivado?设计套件 的2014.3版本、SDK 和最新 UltraFast? 嵌入式设计方法指南,为 Zynq?-7000 All Programmable SoC 的生产力带来重大突破。
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