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搜索“FPGA”相关结果为2670条,每页最多显示10条结果 当前第1页,共267页;
ad7401如何在时钟丢失的情况下保证数据的正确性
http://bbs.gelecn.com/asks/detail/34731 2018-08-14
FPGA读ad7401的数据时。FPGA发出的时钟如果在线路上有丢失,AD7401还能输出正确的MDATA吗?有没有一套机制是防止时钟信号丢失的。
FPGA编程AD9954产生正弦波形
http://bbs.gelecn.com/asks/detail/34732 2018-08-14
FPGA怎样对AD9954编程,尤其是对时序的编写
AD7779采集到的数据噪声太大
http://bbs.gelecn.com/asks/detail/34694 2018-08-12
噪声淹没,折合噪声148uV。 我电源最外层使用12V供电,通过LM2840降为6V,再经过TPS7A49降为5V给AD7779供电。 基准电压采用ADR4525由5V降为2.5V。 数字模拟部分隔离较为良好,采用电源端单点接地。   我设计电路时候犯了个错误,DRDY没有连接到FPGA上,现在通过飞线连接了,有没有办法不用DRDY,也保证数据不会被覆盖。
同步采样AD7768的数据读取
http://bbs.gelecn.com/asks/detail/34701 2018-08-12
AD时发现同步采样的AD的输出都是每个通道对应一个输出端口,配合一个DRDY信号和DCLK信号时钟输出转换数据。在查看这些AD的评估板时发现与之适配的接口板都是采用FPGA设计的,利用FPGA来读取这些同步信号。而我不打算使用FPGA,想直接使用单片机或者DSP能不能直接获取这些转换结果呢?因为这些转换信号也可以设置为从一个GPIO输出多个通道的转换数据,输出数据模式类似于SPI,可否直接使用D
29.18亿台币 紫光入股第一封装大厂日月光:占股30%
http://www.gelecn.com/info/detail/30379.html 2018-08-11
8月10日,封装巨头日月光(ASX)发布公告称,将以29.18亿新台币(约合人民币6.5亿元)的价格,把旗下苏州日月新半导体30%的股份卖给紫光集团。 通过近年来的一系列投资和收购,紫光集团已经基本完成从“芯”到“云”的产业布局,集成电路产业集群初见雏形,覆盖移动通讯、存储、智能安全、FPGA、物联网
使用DAC 38J82有一个通道没有数据输出
http://bbs.gelecn.com/asks/detail/34596 2018-08-06
2配置: LMFS:8 2 1 2    HD :1   800MSPS 下 两通道 输出 通道A 能输出正弦波数据,但是通道C 没有数据输出, FPGA端用的alter 的jesd IP核,ip核的输入数据   0~127位数据应该对应到 lan 0~3   128~255位应该对应的 lan4~7  。
K7 FPGA的GTX与V5 FPGA的GTP之间通信问题
http://bbs.gelecn.com/asks/detail/34613 2018-08-06
您好 在开发中遇到一个问题,想请问一下: 背景: 现在正在开发一块FPGA基板,使用V5 FPGA的GTP核发送数据,K7 FPGA的GTX核接收数据,通信速率为1Gbps。 (V5 FPGA是之前开发装置上的FPGA,不能更改) V5 GTP核的发送数据宽度为8bit,而K7 GTX的RX部分的最小宽度为16bi
ADC及DAC输入时钟
http://bbs.gelecn.com/asks/detail/34587 2018-08-05
/FPGA经非门缓冲器的信号,两者作用可以实现对高频率时钟信号的降频(100MHZ至1MHZ)作为1MHZADC的采样时钟;,经过两个非门(或缓冲器?)输出相同频率的CLK时钟给CPLD/FPGA,与输入CPLD/FPGA的BUSY信号产生逻辑关系在BUSY状态结束(数据转换结束)后输出100MHZ的SCLK信号给ADC作为读出数据的时钟(上升沿或下降沿输出一位数据);黑圈内为CPLD/FPGA
DSP 与xilinx FPGA PCIE通信问题
http://bbs.gelecn.com/asks/detail/34555 2018-08-04
1; OB_OFFSET_HI = 0x0; 相应的属性bPrefetchable = 0;bIO = 0; uiBAR_type = 0; 现在我想往BAR0的空间内写数据,我在Memory Browser中键入地址0x60000000,在这个地址上写数,但是FPGA收不到我写的数,我也看不到我写过去的数? 就以上问题TI的工作人员和调试经验的朋友给个解答!多谢!
关于ADT7410的ack信号无应答
http://bbs.gelecn.com/asks/detail/34545 2018-08-03
,利用FPGA读写ADT7410芯片。因此我的思路是首先对芯片内部相关寄存器进行配置,如地址为0x03的配置寄存器(configuration register),配置为8'b10000001(默认是8'b00000000),因此按照datasheet中的时序图进行编程配置。但是波形的输出中ack始终无应答。如图所示,ccs(第三行的信号)可以当做scl的计数信号,当ccs=0时,让FPGA控制s
宝存科技推出最新一代G5i系列产品单卡最大容量达32TB
http://www.gelecn.com/info/detail/30290.html 2018-08-02
近日,上海宝存信息科技有限公司(Shannon Systems)推出全新升级款 G5i 系列“Shannon Direct-IO® PCIe Flash”系列产品。宝存科技表示,本次发布的产品采用的 NAND 颗粒,从3D MLC 升级到目前最先进的3D TLC 的产品。在主控上,更是采用了兼具 ASIC 和 FPGA 优点的 FFS
OMAPL138和FPGA的EMIFA连接读写错误的问题
http://bbs.gelecn.com/asks/detail/34513 2018-08-01
用DSP单核和FPGA通过EMIFA连接和读写都是正常的。但是若将ARM也加入进来,ARM跑linux3.3,由ARM通过slaveloader语句启动DSP,再次观察分析EMIFA的地址数据,发现有错误不正确的情况。反复看程序是没问题。EMIFA的频率也试着改低了,依然不正常。请问是否有标准的3核交互的范例程序可以参考呢?ARM和DSP是走SYSLINK通讯,DSP通过EMIFA和FPGA相连。
C6455在线跑程序没问题,boot启动后初始化TMR中断完,程序就会复位
http://bbs.gelecn.com/asks/detail/34493 2018-07-31
。         程序运行顺序:I2c  boot启动--->dsp初始化---->配置时钟芯片--->配置FPGA--->DSP外设接口总线自检---->配置DAC等芯片--->初始化TMR中断(发生复位现象)--->变量及数据缓冲区初始化清零--->初始化串口等接口模块----
6713外扩SDRAM问题
http://bbs.gelecn.com/asks/detail/34494 2018-07-31
现在设计一个DSP与FPGA的系统,在DSP这边根据要求,由于程序在300K大小,所以DSP的片内SRAM无法使用,只能让程序加载到外部拓展的SDRAM上。但是,现在查看手册,SDRAM的设计好像跟硬件电路的布线有关系。请懂这方面的帮我看看,手册这里写的什么意思,是不是印制板需要按照这个做阻抗匹配,我现在如果需要SDRAM跑100MHz的速度,到底SDRAM应该如何选择,硬件电路设计的使用需要注意
AD9228低温采样错误
http://bbs.gelecn.com/asks/detail/34499 2018-07-31
FPGA采样AD9228,AD9228的时钟是25M,常温和高温的时候采样都是对的,但是总有那么部分板子在低温是采样错位。所以我们现在只能是在FPGA里面加 IO delay来改变建立保持时间。 请问这会是什么问题?有没有比较好的分析和解决办法?或者有没有用于FPGA时序仿真的模型?
Microchip推出单芯片功率监控IC,测量范围0V至32
http://www.gelecn.com/info/detail/30098.html 2018-07-23
对于现场可编程门阵列(FPGA)、图形处理器(GPU)和嵌入式计算器件等低电压、高功耗应用而言,管理并降低功耗至关重要。这些器件首先必须准确测量功耗才能对其进行管理,但高精度的功率测量解决方案通常意味着高成本,而且需要多个集成电路(IC)或电源配置来测量不同的轨道。为了满足这些需求,MicrochipTechnologyInc.(美国微芯科技公司)推出全新
XCV300-4PQG240I 这样的老FPGA用什么软件去编程?
http://bbs.gelecn.com/asks/detail/34298 2018-07-19
最近手头上有一款XCV300-4PQG240I FPGA,要去对其开发编程,但是最新的ISE环境里面已经不支持这类老FPGA,请问如果要开发要用什么软件?   另外关于这样的FPGA有什么相关的参考资料么?除了datasheet完全找不到什么参考资料。   谢谢~
AD7768的reset引脚和程序读取问题
http://bbs.gelecn.com/asks/detail/34198 2018-07-13
我在使用AD7768的时候,使用的是引脚控制模式,其中reset引脚只有皮在接3.3电源时候,dclk和drdy波形才正常,用fpga无法将reset拉高,悬空时候也是低电平的,想问一下是怎么回事。问一下有AD7768读取数据的verilog代码么,我的代码始终读不对数据,通道号也是错的。
AD5755-1的FPGA驱动链接失效
http://bbs.gelecn.com/asks/detail/34162 2018-07-10
最近一个项目上需要AD5755-1,主控是FPGA但是发现官网上的驱动链接已经失效,能下载的都是.C的文件,不知道有谁能分享一下,AD5755-1的FPGA驱动,万分感谢。
FPGA读写AD5755-1异常
http://bbs.gelecn.com/asks/detail/34163 2018-07-10
AD5755-1芯片采用FPGA驱动,发现读写SPI端口异常,具体情况如下: 1.采用25MHz的SCK读写SPI端口,AD5755-1的SDO无数据输出;和数据手册给出的最快时钟30MHz出入很大。 2.将SPI时钟降低为10MHz,第一次读取SPI寄存器时SDO无输出,第二次之后SDO输出正常,但在修改寄存器的数值后该现象又产生; 3.数据手册给出的SYNC高电平时间t6
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