我的购物车(0)
"FPGA"相关搜索
搜索“FPGA”相关结果为2683条,每页最多显示10条结果 当前第1页,共269页;
数据爆炸之后:芯片产业链厂商的中国AI之路
http://www.gelecn.com/info/detail/31111.html 2018-11-18
AI时代的来临,也意味着数据爆炸环境下对芯片产业链厂商的进一步考验。不论是背后的算法、架构搭建等,还是具体到对产业的渗透、地区市场的发展,厂商们都将有新的思考。 近日举行的“全球CEO峰会”上,FPGA主要供应商赛灵思CEOVictorPeng就认为,当前时代正面临三大趋势:大数据的爆炸、人工智能的黎明、后摩尔时代的
三星电子发布基于赛灵思技术的 SmartSSD 解决方案
http://www.gelecn.com/info/detail/31080.html 2018-10-29
赛灵思公司刚刚度过了激动人心的几周,在硅谷与北京举办了开发者的盛会XDF(赛灵思开发者大会),并发布了加速人工智能和数据中心应用的 Versal 与 Alveo 两大产品系列。今天,这一喜人势头再添新彩:在上周举行的三星科技日 (Samsung Tech Day) 上,三星电子宣布推出基于赛灵思 FPGA 技术的 SSD - SmartSSD
DAC2904输出需要长时间稳定是什么原因
http://bbs.gelecn.com/asks/detail/35620 2018-10-22
设计了FPGA控制DAC2904的电路,固定电压输出。通过一个5位半台式万用表采集输出电压。得到的输出不能达到14位的理论精度,同时需要超过30分钟才能稳定。请问是怎么回事。 如下图是DA输出原理图,参考了DAC2904数据手册
关于ku40外挂DDR4颗粒的问题
http://bbs.gelecn.com/asks/detail/35588 2018-10-21
有这样一个问题向您咨询,目前方案中采用ku40的bank 44、45、46、48分别外挂了4片16bit 位宽的ddr4芯片,这种外挂方式想实现:FPGA分别控制4个16bit位宽ddr4颗粒;FPGA分别控制2*32bit位宽的ddr4颗粒;FPGA控制64bit位宽的ddr4颗粒。这种bank的分配方式有问题吗?看到pg-150的数据手册中写到, Bank skipping is not a
英特尔扩充 FPGA 可编程加速卡产品组合,加速数据中心计算
http://www.gelecn.com/info/detail/30951.html 2018-09-27
英特尔今天推出了采用英特尔® Stratix® 10 SX FPGA(英特尔超强大的 FPGA)的全新英特尔® 可编程加速卡 (PAC),以扩充其现场可编程门阵列(FPGA)加速平台产品组合。借助面向英特尔® 至强® CPU及FPGA的加速栈,这款高带宽卡可为数据中心开发人员提供强大的平台,用于部署基
给A3PN125 fpga芯片烧写固件出错
http://bbs.gelecn.com/asks/detail/35331 2018-09-22
dm8127 camera采集测试 怎么关闭camera所有的帧处理
http://bbs.gelecn.com/asks/detail/35208 2018-09-12
我想实现在fpga发全0xff, 在camer采集抓raw来测试看是不是0xff, 发现抓到的是01eb, 然后我关掉了: cameraPrm.t2aConfig.n2A_vendor = 0;//UI_AEWB_ID_TI; cameraPrm.t2aConfig.n2A_mode = 0;//UI_AEWB_AEWB; 之后, 再抓发现是0x0f57. 疑问:
AD2S1210 串口通信问题
http://bbs.gelecn.com/asks/detail/35027 2018-09-02
现在的项目用到了AD2S1210,用FPGA和这个片子通过SPI通信,现在调试过程中发现如下问题:周期性对该AD芯片的激励频率设置寄存器(0x91)设置不同频率并回读该寄存器,发现设置值小于0x40时,回读时返回值不正确,有工程师遇到过类似问题么? 工作条件:配置模式,控制寄存器设置为0x7F;
AD2S1210 串口通信问题
http://bbs.gelecn.com/asks/detail/35000 2018-09-01
现在的项目用到了AD2S1210,用FPGA和这个片子通过SPI通信,现在调试过程中发现如下问题:周期性对该AD芯片的激励频率设置寄存器(0x91)设置不同频率并回读该寄存器,发现设置值小于0x40时,回读时返回值不正确,有工程师遇到过类似问题么? 工作条件:配置模式,控制寄存器设置为0x7F;
AD9627的SPI无法写数据,只能读数据。
http://bbs.gelecn.com/asks/detail/34894 2018-08-26
有个问题求助一下,最近在用AD9627,但是它的SPI模式始终无法写入寄存器数据,但是SPI可以正确读出相关寄存器的默认值。 SPI接口是用FPGA来做的。也是就是AD9627只能读出寄存器数据,无法写入寄存器。 而且用示波器测量了SPI的三根信号线,时序是满足datasheet要求的。 不知道这是什么原因?
OMAPL138和FPGA的EMIFA连接读写错误的问题
http://bbs.gelecn.com/asks/detail/34866 2018-08-25
用DSP单核和FPGA通过EMIFA连接和读写都是正常的。但是若将ARM也加入进来,ARM跑linux3.3,由ARM通过slaveloader语句启动DSP,再次观察分析EMIFA的地址数据,发现有错误不正确的情况。反复看程序是没问题。EMIFA的频率也试着改低了,依然不正常。请问是否有标准的3核交互的范例程序可以参考呢?ARM和DSP是走SYSLINK通讯,DSP通过EMIFA和FPGA相连。
AD9361 Rx/Tx PLL无法锁定,寄存器配置是否有问题?
http://bbs.gelecn.com/asks/detail/34852 2018-08-24
IN: 40.000 MHz 板载DCXO   RESET_FPGA RESET_DUT   BlockWrite 2,6 // Set ADI FPGA SPI to 20Mhz ReadPartNumber          //chip produ
AD7779采集到的数据噪声太大
http://bbs.gelecn.com/asks/detail/34844 2018-08-23
噪声淹没,折合噪声148uV。 我电源最外层使用12V供电,通过LM2840降为6V,再经过TPS7A49降为5V给AD7779供电。 基准电压采用ADR4525由5V降为2.5V。 数字模拟部分隔离较为良好,采用电源端单点接地。   我设计电路时候犯了个错误,DRDY没有连接到FPGA上,现在通过飞线连接了,有没有办法不用DRDY,也保证数据不会被覆盖。
ad7401如何在时钟丢失的情况下保证数据的正确性
http://bbs.gelecn.com/asks/detail/34731 2018-08-14
FPGA读ad7401的数据时。FPGA发出的时钟如果在线路上有丢失,AD7401还能输出正确的MDATA吗?有没有一套机制是防止时钟信号丢失的。
FPGA编程AD9954产生正弦波形
http://bbs.gelecn.com/asks/detail/34732 2018-08-14
FPGA怎样对AD9954编程,尤其是对时序的编写
AD7779采集到的数据噪声太大
http://bbs.gelecn.com/asks/detail/34694 2018-08-12
噪声淹没,折合噪声148uV。 我电源最外层使用12V供电,通过LM2840降为6V,再经过TPS7A49降为5V给AD7779供电。 基准电压采用ADR4525由5V降为2.5V。 数字模拟部分隔离较为良好,采用电源端单点接地。   我设计电路时候犯了个错误,DRDY没有连接到FPGA上,现在通过飞线连接了,有没有办法不用DRDY,也保证数据不会被覆盖。
同步采样AD7768的数据读取
http://bbs.gelecn.com/asks/detail/34701 2018-08-12
AD时发现同步采样的AD的输出都是每个通道对应一个输出端口,配合一个DRDY信号和DCLK信号时钟输出转换数据。在查看这些AD的评估板时发现与之适配的接口板都是采用FPGA设计的,利用FPGA来读取这些同步信号。而我不打算使用FPGA,想直接使用单片机或者DSP能不能直接获取这些转换结果呢?因为这些转换信号也可以设置为从一个GPIO输出多个通道的转换数据,输出数据模式类似于SPI,可否直接使用D
29.18亿台币 紫光入股第一封装大厂日月光:占股30%
http://www.gelecn.com/info/detail/30379.html 2018-08-11
8月10日,封装巨头日月光(ASX)发布公告称,将以29.18亿新台币(约合人民币6.5亿元)的价格,把旗下苏州日月新半导体30%的股份卖给紫光集团。 通过近年来的一系列投资和收购,紫光集团已经基本完成从“芯”到“云”的产业布局,集成电路产业集群初见雏形,覆盖移动通讯、存储、智能安全、FPGA、物联网
使用DAC 38J82有一个通道没有数据输出
http://bbs.gelecn.com/asks/detail/34596 2018-08-06
2配置: LMFS:8 2 1 2    HD :1   800MSPS 下 两通道 输出 通道A 能输出正弦波数据,但是通道C 没有数据输出, FPGA端用的alter 的jesd IP核,ip核的输入数据   0~127位数据应该对应到 lan 0~3   128~255位应该对应的 lan4~7  。
K7 FPGA的GTX与V5 FPGA的GTP之间通信问题
http://bbs.gelecn.com/asks/detail/34613 2018-08-06
您好 在开发中遇到一个问题,想请问一下: 背景: 现在正在开发一块FPGA基板,使用V5 FPGA的GTP核发送数据,K7 FPGA的GTX核接收数据,通信速率为1Gbps。 (V5 FPGA是之前开发装置上的FPGA,不能更改) V5 GTP核的发送数据宽度为8bit,而K7 GTX的RX部分的最小宽度为16bi
关于我们 | 联系我们 | 网站申明 | 意见和投诉 | 帮助中心沪ICP备:1222315